数字芯片验证第3部分-Verilog HDL入门

数字芯片验证第3部分-Verilog HDL入门
共18节 450人在学 课程详情
  • 第9讲.Verilog HDL模块(module)认知
  • 第10讲.Verilog HDL设计--assign语句
  • 第11讲.Verilog HDL设计--assign语句实操
  • 第12讲.Verilog HDL设计--always语句(上)
  • 第13讲.Verilog HDL设计--always语句(下)
  • 第14讲.Verilog HDL设计always语句实操
  • 第15讲.Verilog HDL建模方式
  • 第16讲.Verilog HDL其他常见语法
  • 第17讲.Verilog HDL代码风格
  • 第18讲.高性能数字电路设计基础
  • 第19讲.数字电路设计复位与毛刺消除
  • 第20讲.数字电路设计--状态机(上)
  • 第21讲.数字电路设计--状态机(下)
  • 第22讲.数字电路设计时钟与时序
  • 第23讲.数字电路设计异步时钟
  • 第24讲.数字电路设计握手协议
  • 第25讲.数字电路设计FIFO设计
  • 第26讲.数字电路设计低功耗设计概述

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    本节是数字芯片验证工程师学习路线-从入门到实战的第3部分:Verilog HDL入门(9-26)本节为第26讲.主讲数字电路设计低功耗设计概述。

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